SRAM学习笔记（1）————SRAM基本结构

一、SRAM_6TSRAM静态随机存取存储器的基本单元通常由六个晶体管构成6T如图所示。该单元主要包含三种工作状态保持状态、读操作状态和写操作状态。a保持状态Hold State当字线Word Line, WL未被选中即处于低电平时访问晶体管 M5 和 M6 处于截止状态使存储单元与位线BL、BLB完全隔离。此时由 M1M4 构成的两个交叉耦合反相器形成一个双稳态结构能够稳定地保持当前存储的数据。只要电源VDD和地VSS正常供电该反馈结构就可以持续维持节点 Q 和 QB 的逻辑状态而无需刷新操作。b读操作Read Operation假设存储单元当前存储的值为“1”即节点 Q 为高电平QB 为低电平。在读操作开始前两条位线 BL 和 BLB 会被预充电至高电平通常为 VDD。随后将字线 WL 拉高使访问晶体管 M5 和 M6 导通从而将存储节点与位线连接。在 BLB 一侧由于 QB 为低电平使得晶体管 M1 导通形成从 BLB → M5 → M1 → VSS 的放电路径因此 BLB 电压下降在 BL 一侧由于 QB 为低电平使 PMOS 管 M4 导通将 BL 维持在高电平VDD。因此在读过程中BL 和 BLB 之间会产生一个微小的电压差。后续通过灵敏的感应放大器Sense Amplifier检测该差值从而判断存储的数据是“1”还是“0”。如果存储的是“0”则上述过程相反即 BL 被拉低、BLB 保持高电平。c写操作Write Operation在写操作开始前需要先在位线上施加待写入的数据若要写入“0”则将 BL 置为低电平、BLB 置为高电平若要写入“1”则将 BL 置为高电平、BLB 置为低电平。随后将字线 WL 拉高使访问晶体管 M5 和 M6 导通。此时位线上的强驱动信号会覆盖原有存储状态强制改变交叉耦合反相器的状态从而完成数据写入。写入完成后将 WL 拉低单元重新进入保持状态。二、SRAM_8T与 6T SRAM 不同8T SRAM 在原有存储结构基础上增加了一个端口实现读写分离。该结构同样包含三种基本工作状态保持状态、读操作状态和写操作状态。但由于读路径的不同实现方式不同类型的 8T SRAM 在性能上存在一定差异。1PDSRAM_8T伪双端口 SRAMPDSRAM 是指具有两个端口但两个端口功能不对称的存储结构通常为一个读端口和一个写端口即一读一写1R1W结构。该结构一般通过在传统单端口 SRAM 的基础上增加独立的读端口实现。读写操作分别通过不同的字线和位线控制例如读字线RWL、写字线WWL以及读位线RBL、写位线WBL、WBLB等从而实现读写分离。在工作过程中数据通过写端口写入通过读端口读出。由于读路径与存储节点隔离读操作不会直接扰动存储节点因此可以显著提高在低电压条件下的稳定性。同时读端口和写端口相互独立使得该结构可以支持同时读写操作从而提升整体性能。需要注意的是该结构的读端口通常为单端形式即通过单根读位线进行数据感知。相比差分读出方式其对位线电压摆幅要求更高因此在一定程度上会增加读延迟。2TDSRAM_8T真双端口 SRAMTDSRAM 是指具有两个完全对称端口的存储结构每个端口都可以独立执行读或写操作因此也称为两读写2RW结构。该结构通常是在单端口 SRAM 单元的基础上复制一整套读写端口从而形成两个功能完全相同的访问端口。两个端口分别具有各自的字线和位线并可独立控制。在工作过程中每个端口均可进行读操作或写操作支持多种并行访问方式例如同时读、同时写或一读一写等从而具有更高的并行性和灵活性。相比伪双端口 SRAM真双端口 SRAM 的结构更加复杂需要额外的电路来处理两个端口之间的访问冲突问题因此在面积和功耗上开销更大。